Friday, January 22, 2021
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AMD patentiert ein Chiplet-GPU-Design im Gegensatz zu Nvidia und Intel

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Freuen Sie sich: AMD hat sein erstes Patent pro Chiplet-Grafikprozessor-Designs veröffentlicht. In typischer AMD-Manier versuchen sie, dies Schiff nicht zu rocken. Chiplet-GPUs tauchen ohne Rest durch zwei teilbar erst uff. Intel war ungeschützt jenseits ihren Entwicklungsprozess und bestätigte den Kapitaleinsatz von Chiplets in diskreten GPUs welcher ersten Generation. Nvidia ist zwar zurückhaltend gegensätzlich Einzelheiten, hat jedoch zahlreiche Forschungsarbeiten zu diesem Themenkreis veröffentlicht. AMD war welcher letzte Holdout – welches die Konspiration nur noch verstärkt.

Chiplets sind, wie welcher Name schon sagt, kleinere, weniger komplexe Rohscheiben, die zu leistungsstärkeren Prozessoren zusammenarbeiten sollen. Sie sind wohl die unvermeidliche Zukunft pro ganz Hochleistungskomponenten und in einigen Fällen die erfolgreiche Präsens. AMDs Kapitaleinsatz von Chiplet-CPU-Designs war genial.

In dem neuen Patent vom 31. letzter Monat des Jahres skizziert AMD ein Chiplet-Konzeption, dies ein monolithisches Konzeption so genau wie möglich nachahmt. Ihr hypothetisches Prototyp verwendet zwei Chiplets, die durch kombinieren inaktiven Hochgeschwindigkeits-Interposer verbunden sind, welcher qua Vernetzung bezeichnet wird.

Eine Vernetzungsverbindung befindet sich zwischen dem L2-Cache-Memory und dem L3-Cache-Memory in welcher Speicherhierarchie. Die Gesamtheit darunter, wie die Kerne und welcher L1-Cache-Memory und welcher L2-Cache-Memory, sind sich ihrer Trennung vom anderen Chiplet geistig. Die Gesamtheit oben Genannte, einschließlich des L3-Cache-Memory und des GDDR-Speichers, wird von den Chiplets verbinden genutzt.

Dieses Konzeption ist vorteilhaft, weil es konventionell ist. AMD behauptet, dass Recheneinheiten uff Ciplets uff niedriger Stand uff anderen Chiplets sozusagen so schnell zupacken können wie uff lokalen Cache-Memory uff niedriger Stand. Sollte sich dies qua wahr herausstellen, muss die Software nicht aktualisiert werden.

Dasjenige Gleiche gilt nicht pro die Designs von Intel und Nvidia. Intel beabsichtigt, zwei neue Technologien einzusetzen, EMIB (Embedded Multi-Die Interconnect Bridge) und Foveros. Letzteres ist ein aktiver Interposer, welcher Durchkontaktierungen durch Silizium verwendet. AMD gibt betont an, dass welche nicht verwendet werden. Dankbarkeit des Intel-Designs kann die Grafikprozessor kombinieren systemzugänglichen Cache-Memory filmen, welcher eine neue Speicherstruktur unterstützt.

Nvidia hat nicht was auch immer offengelegt, dennoch wenige Richtungen angegeben, die sie verfolgen könnten. Ein Forschungsbericht aus dem Jahr 2017 beschreibt ein Vier-Chiplet-Konzeption und eine NUMA-Baukunst (Non-Uniform Memory Access) sowie eine lokalitätsbewusste Baukunst. Es wird sogar mit einem neuen L1.5-Cache-Memory experimentiert, welcher ausschließlich Remote-Datenzugriffe enthält und für lokalen Speicherzugriffen umgangen wird.

Jener Herangehensweise von AMD klingt vielleicht am wenigsten fantasievoll, klingt dennoch sogar praktisch. Und wenn die Vergangenheit irgendwas bewiesen hat, ist Entwicklerfreundlichkeit ein großer Vorteil.

Nachfolgend finden Sie zusätzliche Diagramme aus dem Patent.

Fig. 2 ist eine Querschnittsansicht, die von zwei Chiplets zur Platine absteigt. Die zwei Chiplets (106-1 und 106-2) sind vertikal uff welcher passiven Vernetzung (118) gestapelt und verwenden dedizierte Leiterstrukturen, um uff die Spuren welcher Vernetzung (206) zuzugreifen und anschließend miteinander zu kommunizieren. Leiterstrukturen, die nicht an welcher Vernetzung (204) praktikabel sind, werden zur Stromversorgung und anderen Signalisierung mit welcher Platine verbunden.

Überführung 3 zeigt die Cache-Memory-Ranking. WGPs (Arbeitsgruppenprozessoren) (302), für denen es sich um Sammlungen von Shaderkernen handelt, und GFXs (feste Funktionseinheiten) (304), für denen es sich um dedizierte Prozessoren pro einzelne Zwecke handelt, werden schonungslos mit dem L1-Cache-Memory eines Kanals (306) verbunden. Jedes Chiplet enthält mehrere L2-Cache-Memory-Bänke (308), die einzeln adressierbar und sogar intrinsisch eines einzelnen Chiplets zusammenhängend sind. Jedes Chiplet enthält außerdem mehrere L3-Cache-Memory-Cache-Memory-Bänke (310), die jenseits die gesamte Grafikprozessor hinweg zusammenhängend sind.

Die GDF (Graphics Data Fabric) (314) verbindet die L1-Cache-Memory-Bänke mit den L2-Cache-Memory-Bänken. Dasjenige SDF (Scalable Data Fabric) (316) kombiniert die L2-Cache-Memory-Bänke und verbindet sie mit welcher Vernetzung (118). Die Vernetzung ist mit den SDFs aller Chiplets sowie den L3-Cache-Memory-Bänken aller Chiplets verbunden. Die GDDR-Speicherspuren (geschrieben qua Memory PHY) (312) sind mit L3-Cache-Memory-Bänken verbunden.

Wenn bspw. ein WGP uff einem Chiplet Wissen von einer GDDR-Kreditinstitut uff einem anderen Chiplet gewünscht, werden welche Wissen an eine L3-Cache-Memory-Kreditinstitut gesendet, dann jenseits die Querverbindung zu einer SDF, dann zu einer L2-Kreditinstitut und schließlich durch ein GDF an eine L1 Kreditinstitut.

Fig. 4 ist eine Vogelperspektive eines Chiplets. Es zeigt genauer die möglichen Positionen und Maßstäbe verschiedener Komponenten. Jener HBX-Controller (404) verwaltet die Vernetzung, mit welcher dies Chiplet jenseits HBX PHY (406) -Leitweglenkungverbunden ist. Dasjenige kleine Quadrat in welcher unteren linken Zinke (408) ist eine mögliche zusätzliche Zusammenhang zur Vernetzung, um mehr Chiplets zu verbinden.

(tagsToTranslate) Hardware (t) und (t) Grafikprozessor

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